一种雷达通用信号处理系统的实现与应用

摘要：鉴于FPGA和DSP各自的优势，FPGA+DSP信号处理架构，已成为信号处理系统的常用结构。但目前此结构处理平台功能固定、通用性差，或对平台的介绍缺乏具体实现。文中针对以上两点提出一种通用信号处理系统。该系统不仅将两种处理器的优点集于一身，并且具有很强的通用性，可以应用于不同的雷达系统。最后分别列举了该系统在连续波雷达和脉冲雷达中的一种典型应用。关键词：FPGA；DSP；信号处理；拓扑结构 FPGA是一种现场可编程器件，设计灵活方便可以反复修改内部逻辑，适用于算法结构比较简单、处理速度较高的情况。DSP是一种基于指令集的处理器，适于大信息、复杂算法的信息处理场合。鉴于两种处理器件自身优势，FPGA+DSP信号处理架构，已成为信号处理系统的常用结构。但当前FPGA+DSP的信号处理平台或者是基于某些固定目的，实现某些固定功能，系统的移植性、通用性较差。或者仅仅简要介绍了平台的结构没有给出一些具体的实现。 本文提出的基于FPGA+DSP通用信号处理平台具有两种处理器的优点，兼颐速度和灵活性，而且可以应用在不同雷达信号处理系统中，具有很强的通用性。本文举例说明该系统在连续波雷达和脉冲雷达中的典型应用。1 系统资源概述1．1 处理器介绍 本系统FPGA选择Altera公司的EP2S60F1020。Stratix II FPGA采用TSMC的90 nm低k绝缘工艺技术。Stratix II FPGA支持高达1 Gb·s-1的高速差分I／O信号，满足新兴接口包括LVDS，LNPECL和HyperTransport标准的高性能需求，支持各种单端I／O接口标准。EP2S60系列内部有48 352个ALUT；具有2 544 192 bit的RAM块，其中M512 RAM(512 bit)329个，M4K RAM(4 kbit)255个，M-RAM(512 kbit)2个。具有嵌入式DSP块36个，等效18bit×18bit乘法器144个；具有加强型锁相环EPLL 4个，快速锁相环FPLL 8个。这些锁相环具有高端功能包括时钟切换，PLL重新配置，扩频时钟，频率综合，可编程相位偏移，可编程延迟偏移，外部反馈和可编程带宽等。 本系统DSP选择ADI公司的ADSP TS201。它有高达600 MHz的运行速度，1．6 ns的指令周期；有24 MB的片内DRAM；双运算模块，每个计算块包含1个ALU，一个乘法器，1个移位器，1个寄存器组和1个通信逻辑单元(CLU)；双整数ALU，提供数据寻址和指针操作功能；集成I／O接口，包括14通道的DMA控制器，外部端口，4个链路口，SDRAM控制器，可编程标识引脚，2个定时器和定时器输出引脚等用于系统连接；IEEE1 149．1兼容的JTAG端口用于在线仿真；通过共享总线可以无缝连接多达8个TigerSHARC DSP。1．2 FPGA+DSP结构 由于FPGA和DSP各自的自身优势，FPGA+DSP信号处理架构已成为信号处理系统的常用结构。一般情况下FPGA+DSP的拓扑结构会根据需要进行不同的连接，这就导致这种结构的专用性，缺乏灵活性。对于一个通用处理平台要考虑到各种不同的信号通路，因此大部分通用FPGA+ DSP平台都采取各个处理器间均有通路的方式。这种拓扑结构灵活方便，可以满足各种不同的通路需求，这种结构的缺点就是硬件设计的复杂以及可能会有资源浪费。对于这种通用FPGA+DSP结构，FPGA与各个DSP之间均有连接，不同之处便是DSP之间的拓扑结构。一般分两种，一是高速外部总线口耦合结构组成多DSP系统，这种结构可以实现多DSP共享系统内的资源，系统内的个处理器可以共享RAM，SDRAM和主机等资源，还可共享其他处理器核内资源。这种结构的长处就在资源共享上，但这种结构的PCB设计十分困难，而且当总线负载较重时速度很难提高，要达到50～60 MHz的数据速率都很难。另外一种结构就是高速链路口耦合结构。ADSP TS201有4个高速链路口内核时钟600 MHz时，单向数据传输率最高可达600 MHz。高速链路口通信是点对点的，这是它的局限，但也带来的一个优点就是较高的传输可靠性。在本信号处理系统中采用第2种结构。1．3 本信号处理系统的硬件结构 在充分考虑系统的通用性能上，本系统在硬件结构上采用1片FPGA与4片DSP的拓扑结构。每片DSP与FPGA分别有一路链路口相连，4片DSP之间由链路口相连，同时，DSPA与DSPD分别有64位的数据总线与FPGA相连。这种拓扑结构使得任意两片DSP之间都可以连通，对角的DSP可以通过连到FPGA内部的链路口相互通信。此外，本系统采用一片FLASG存储DSP程序，对所有DSP进行加载。DSPB，DSPC分别连有32×64 Mbit的SDRAM，对DSP的内存空间进行了扩展，便于大量数据处理，如图1所示。

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